knowledge-base/wiki/concepts/hardware/ai-infrastruktur-custom-silicon.md

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created: 2026-09-20
updated: 2026-09-20
sources:
  - raw/youtube/2026-09-20_techtechpotato-silicon-notebook-e2.md
  - raw/other/2026-09-20_dram-spotpreise-memoryindex.md
tags: [concept, hardware, custom-silicon, ai-infrastructure, memory, ddr4, ddr5, cxl, risc-v, co-packaged-optics, edge-rechenzentrum, interconnects, astera-labs, marvell]
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# AI-Infrastruktur-Silizium — Custom-Chips, Edge-Racks und das Gedächtnis

> *„Day two of the AI Infrastructure Summit, where the running theme is everyone building their own silicon."*
> — Videobeschreibung, [TechTechPotato](https://www.youtube.com/@TechTechPotato), 20.09.2026

Quelle: [[../../people/ian-cutress.md|Dr. Ian Cutress]] in „The Silicon Notebook E2" ([Video](https://www.youtube.com/watch?v=31_eeq3ciRA), [Rohquelle](../../../raw/youtube/2026-09-20_techtechpotato-silicon-notebook-e2.md), Kanal [[../../institutions/more-than-moore.md|TechTechPotato]]). **Kein Transkript** — alle Stationen dieses Blatts stammen aus den Kapitelmarken und der Beschreibung, nicht aus dem Gesprochenen.

## Was am Summit gezeigt wurde

| Zeit | Station | Was der Kanal nennt |
|---|---|---|
| 00:00 | [Qualcomm](https://www.qualcomm.com/) | **AlphaWave** — Custom Silicon |
| 00:56 | [Broadcom](https://www.broadcom.com/) | **Tomahawk 6** — Packages mit **17.000 Pins** |
| 02:12 | Giga.io | ein **Sechs-Slot-Rack**, das durch die Flughafen-Sicherheitskontrolle passt |
| 04:58 | (Diskussion) | wer Compute kauft, das an kein Rechenzentrum angeschlossen ist |
| 06:21 | [d-Matrix](https://www.dmatrix.ai/) | **Corsair** und **Pavehawk** |
| 06:57 | d-Matrix | **NVLink-Vereinbarung** |
| 07:38 | Lightning | **gestapelter DRAM** („stacked DRAM") |
| 08:25 | Mango Boost, [Credo](https://www.credosemi.com/) | Interconnect-/Beschleuniger-Ebene |
| 09:26 | [Astera Labs](https://www.asteralabs.com/) | **Leo 2** — **DDR4 und DDR5 im selben System** auf einer Next-Gen-Intel-CPU |
| 11:38 | [SiFive](https://www.sifive.com/) | **RISC-V** |
| 12:01 | [Ayar Labs](https://ayarlabs.com/) | **Co-Packaged Optics** |
| 13:20 | — | Wrap und Ausblick auf den nächsten Tag |

Das ist die Themenliste eines Fach-Events: **Silizium, Speicher, Verbindungen und Optik** — nicht Modelle, nicht Anwendungen.

## Sechs Chips, ein Muster: alle bauen ihr eigenes Silizium

Das im Video genannte Leitmotiv („everyone building their own silicon") beschreibt einen Zustand, in dem die großen Käufer von Beschleuniger-Hardware nicht mehr nur einkaufen, sondern spezifizieren:

- **Custom Silicon als Produktkategorie:** Qualcomms AlphaWave steht für den Einstieg eines Mobilfunk-Chipherstellers in kundenspezifische Beschleuniger — dieselbe Bewegung, die im Wiki bei [Alibaba](../../../wiki/concepts/hardware/china-local-ai-box.md) (XuanTie C950) und bei den Hyperscalern dokumentiert ist.
- **Switching als Engpass:** 17.000 Pins an einem Tomahawk-6-Package sind kein Rekord um des Rekords willen — die Pin-Zahl ist die physische Grenze der Bandbreite, die ein Switch-Chip auf die Leiterplatte bringt. Wer Racks mit zehntausenden Beschleunigern baut, hängt an dieser Zahl.
- **Interconnect wird zur Vertragsbezeichnung:** Wenn ein Spezialchip-Anbieter eine NVLink-Vereinbarung nennt (d-Matrix im Kapitel „NVLink partnership"), wandert NVIDIAs proprietäre Verbindung von der GPU zur Infrastruktur-Ebene. Siehe [[nvidia-dgx-station-748gb.md]] für die Consumer-/Prosumer-Seite derselben Technik.
- **Optik verlässt das Labor:** Co-Packaged Optics (Ayar Labs) bedeutet, dass der elektrische Weg zwischen Chip und Netzwerk endet — die Optik sitzt im Package. Das ist die Voraussetzung für Rack-Verbünde, die über ein einzelnes Kabel-Budget hinausgehen.

## Das Gedächtnis ist die eigentliche Schlagzeile

Der Titel des Videos kommt aus dem letzten Drittel: **„Using Your Older DDR4"**. Im Kapitel zu Astera Labs Leo 2 nennt die Beschreibung **DDR4 und DDR5 in einem System auf einer Next-Gen-Intel-CPU** — also die Koexistenz zweier DRAM-Generationen unter einem Speichercontroller.

Warum das in dieser Akte mehr ist als eine Fußnote:

1. **Die Speicherpreise sind der Engpass.** Die Seite [[gaming-hardwarekrise-ai-speicher.md]] dokumentiert, wie KI-Nachfrage nach HBM/DRAM die klassische Speicherversorgung verknappt und Preise treibt. Wenn DDR4 weiter nutzbar bleibt, verlängert sich die Lebensdauer vorhandener Module — genau die „Idee", die der Gruppenbeitrag mit dem Zeitsprung auf `t=10m` meint.
2. **Speicherbandbreite schlägt Rechenleistung.** Diese These trägt im Wiki bereits [[china-local-ai-box.md]] (Memory-Bandbreite statt Petaflops entscheidet, ob eine Box ein Modell fährt) und [[deepseek-v41-flash-lokale-hardware.md]] (Prefill und Bandbreite als zweite Bremse). Ein Controller, der **zwei DRAM-Generationen** bedient, ist die preisgünstige Variante derselben Einsicht: nicht schnellerer Speicher, sondern **mehr nutzbarer Speicher**.
3. **Rack-Realität statt Benchmark-Realität.** Ein System, das beide Generationen führt, ist ein Migrationsartefakt. Es sagt: Der Übergang DDR4 → DDR5 läuft in echten Rechenzentren nicht als Stichtag, sondern als Koexistenz — dieselbe Logik wie der [CXL](https://en.wikipedia.org/wiki/Compute_Express_Link)-Ansatz, Speicher auszulagern statt ihn zu ersetzen.

⚠️ **Die technische Übersetzung DDR4+DDR5 → CXL/Memory-Pooling ist Einordnung dieses Wikis, nicht Beschreibung des Videos.** Die Beschreibung nennt nur die Koexistenz im selben System.

## Nachtrag 20.09.2026: Leo 2 aus der Fachpresse — und die Preisachse dazu

Das Video nennt zur Speicher-Koexistenz nur den Kapitelmarken-Titel. Der Sache nachgegangen ist ein [ServeTheHome-Artikel](https://www.servethehome.com/astera-labs-releases-leo-2-cxl-memory-controllers-and-leo-x-controller-for-rackscale-fabric-attached-memory/) (abgerufen 20.09.2026; Angaben des Artikels, **kein** Transkript des Videos):

- **Leo 2 E-series und P-series** sind die zweite Generation der CXL-Smart-Memory-Controller; die erste war PCIe Gen5/CXL 2.x, Leo 2 ist **PCIe Gen6 / CXL 3.2** (Multi-Level-Switching, direkter Peer-to-Peer-Zugriff, mehrere Expander pro Root-Port).
- Speicherkanäle pro Karte: **2 → 4** (doppelte Bandbreite, doppelte Kapazität). Qualifiziert werden **bis zu 768 GB DDR4** bzw. **bis zu 4 TB DDR5** pro Expander.
- Für DDR4 existiert ein **4-Kanal-3DPC-Board** — laut Artikel „almost never seen in the wild“, weil aufwendig; es erlaubt **12 DDR4-DIMMs pro Expander**. DDR5 läuft bei 2DPC. Übertragungsraten nennt der Artikel nicht; er hält fest, dass „DDR4 memory is not getting any faster“.
- **Begründung (wörtlich):** „New DDR5 is expensive. High-capacity DDR5 even more so, but DDR4 (and even pre-MRDIMM DDR5) coming off of a retired server is cheap.“ Und: „With RAMageddon, however, the focus is shifting toward economical ways to add more memory to systems and reuse existing memory.“
- **RAS als Bedingung:** DRAM altert, Altspeicher ist „at least half a decade old“. Leo 2 bringt eine Hardware-Test-Engine (mehrere Muster je DIMM) und **Soft-ECC zusätzlich zur Hardware-ECC** — Ziel ist, ein fehlerhaftes DIMM zu korrigieren statt es sofort zu ziehen.
- **Leo X-series:** bindet Expander über **Scorpio**-PCIe-Switches direkt an Rack-Fabrics, sodass Beschleuniger ohne Umweg über die Host-CPU zugreifen (DDR4 und DDR5). Hauptfall **KV-Caching**; Anbieterangabe aus eigenen Tests: **bis zu 62 % besser bei Time-to-First-Token, 22 % beim Gesamt-Durchsatz**. Alle drei Controller laut Artikel ab sofort verfügbar.
- **Keine Preise:** Der Artikel nennt **keine** Preise, ASPs oder Systemkosten; Vertrieb über OEM-/Hyperscaler-Design-Wins. Vorgänger im Markt ist [Marvell](https://www.marvell.com/) **Structera** (CXL-DDR4-3DPC), laut Artikel „popular … for hyper-scalers who are using CXL to lower the impact of DDR5 supply constraints“.

### Die Preisachse: die Inversion

Die zweite Hälfte desselben Arguments ist eine Zahl, die das Video nicht nennt. Am **20.09.2026** direkt von den Trackerseiten abgerufen ([MemoryIndex DDR5](https://memoryindex.io/ddr5-price), [DDR4](https://memoryindex.io/ddr4-price); Spot-Basis **DRAMeXchange / TrendForce, gemeldet 17.09.2026**):

| Kontrakt (USD, je Die) | Spot | 30 Tage | Jahr/Jahr |
|---|---|---|---|
| DDR5 16Gb (2Gx8) 4800/5600 | $56.11 | +6,38 % | +480 % |
| DDR5 16Gb eTT | $24.55 | +0,36 % | +330 % |
| DDR4 16Gb (2Gx8) 3200 | **$84.43** | +4,85 % | **+690 %** |
| DDR4 8Gb (1Gx8) 3200 | **$45.59** | +6,41 % | **+860 %** |
| DDR5 RDIMM 64GB (32 × 16Gb) | $1,857/Modul | +4,47 % | +455 % |

**Pro Die ist DDR4 teurer als DDR5** ($84,43 gegen $56,11; bei kleiner Dichte $45,59 gegen $24,55), und die Jahresveränderung des abgekündigten Knotens ist steiler als die der neuen Generation. Spot- und abgeleitete Niveaus, keine Vertragspreise — volle Tabelle, Markierungen und Vorbehalte in [raw/other/2026-09-20_dram-spotpreise-memoryindex.md](../../../raw/other/2026-09-20_dram-spotpreise-memoryindex.md); die Preisseite selbst ist [[gaming-hardwarekrise-ai-speicher.md]].

**Konsequenz (Einordnung dieses Wikis):** Das Argument „DDR4 weiterverwenden“ trägt **nicht über den Neukauf** der alten Generation — der ist teurer als DDR5. Es trägt über den **Zweitmarkt** aus stillgelegten Servern. Genau das beschreibt der ServeTheHome-Artikel, und genau das monetarisiert ein CXL-Controller: Zugang zu gebrauchten Modulen, nicht billiger neuer DRAM. Deshalb stehen die RAS-Funktionen der [[../../institutions/astera-labs.md|Leo-2-Reihe]] im Zentrum der Produktgeschichte — nicht die Bandbreite.

## Portables Rack und „Compute ohne Rechenzentrum"

Die Kapitel 02:12 und 04:58 hängen zusammen: erst das Objekt (Sechs-Slot-Rack in Flughafen-Kabinengröße), dann die Frage, wer so etwas kauft. Der Kanal beantwortet die Frage nicht in der Beschreibung — aber die Wiki-Lage dazu ist schon da:

- [[edge-inference-als-cloud-alternative.md]] — Edge-Inferenz als x86-Alternative, Lunchbox-Format
- [[cloud-exit-and-local-superiority.md]] — Cloud-Exit als Preis- und Souveränitätsbewegung
- [[mikrotik-crs804-4ddq-400gbe-switch.md]] — Desktop-Klasse mit 400GbE: dieselbe Verlagerung nach unten
- [[8-dollar-chip-llm-tinyml.md]] — die untere Kante derselben Skala

Der Unterschied zu diesen Seiten: hier geht es nicht um Einzelpersonen, sondern um **Institutionen**, die Compute an Orte tragen, an denen kein Rechenzentrum steht. „Who buys edge racks" ist damit die institutionelle Fassung von „Local AI".

## RISC-V: der zweite Weg zum Silizium

Das SiFive-Kapitel (11:38) setzt RISC-V in dieselbe Reihe wie die Custom-Silicon-Stationen. Für das Wiki ist das der Anschluss an [[china-local-ai-box.md]] (Alibabas XuanTie C950 als RISC-V-CPU in einer KI-Box, laut Folie 27B @ 30 tok/s ohne GPU) und an [[neuromorphic-chips-und-quantencomputer.md]] (Hardware-Frontier jenseits klassischer Chiparchitekturen, [Mainzer](../../people/klaus-mainzer.md)). Der offene Punkt bleibt derselbe: Eine lizenzfreie Instruction Set Architecture ist eine Voraussetzung für Souveränität, kein Beweis für Leistungsfähigkeit.

## Quellenkritik: wer hier spricht

Der Kanal gehört **Dr. Ian Cutress**, Analyst bei **[More Than Moore](../../institutions/more-than-moore.md)**. Die Videobeschreibung trägt einen ausdrücklichen Hinweis auf Interessenkonflikte: More Than Moore erbringt bzw. erbrachte **bezahlte Forschung, Analyse, Beratung oder Consulting** für viele der genannten und verwandten Firmen — darunter AMD, Arm, **Ayar Labs**, Broadcom-nahe Firmen, IBM, Intel, MediaTek, NVIDIA, **Qualcomm**, **SiFive**, TSMC, Tenstorrent und weitere.

Damit gilt für dieses Blatt:

- Die Stationen sind **Kanal-Auswahl**, keine Rangliste. Wer am Summit auftrat, hat entweder eine Ankündigung oder ein Budget.
- Es gibt **kein Transkript**; was im Video argumentiert wird, ist nicht überprüft. Alle Angaben sind Kapitelmarken-Titel und Beschreibungstext, also **redaktionelles Framing**.
- Zahlen (17.000 Pins, 20-Billionen-Parameter-Racks, 52.330 Aufrufe) sind Momentaufnahmen bzw. Kanal-Angaben ohne unabhängigen Beleg.
- Die **Marktbewegung** (Custom Silicon, Edge-Racks, Speicher-Koexistenz, Co-Packaged Optics) ist unabhängig von diesem Video gut belegt und in den verlinkten Seiten dokumentiert. Das Video ist ein **Verbreitungs- und Bündelungssignal**, kein Primärbeleg.

## Verbindung zu anderen Wiki-Seiten

- [[gaming-hardwarekrise-ai-speicher.md]] — warum „älteres DDR4 weiterverwenden“ 2026 eine Strategie ist; enthält dieselbe Preis-Tabelle
- [ServeTheHome](https://www.servethehome.com/astera-labs-releases-leo-2-cxl-memory-controllers-and-leo-x-controller-for-rackscale-fabric-attached-memory/) — Leo 2 / Leo X, DDR4-Ökonomie und RAS (Nachtrag vom 20.09.)
- [[china-local-ai-box.md]] — Speicherbandbreite als Maßstab, RISC-V als Souveränitätspfad
- [[deepseek-v41-flash-lokale-hardware.md]] — Bandbreite/Prefill als praktische Grenze lokaler Inferenz
- [[edge-inference-als-cloud-alternative.md]], [[cloud-exit-and-local-superiority.md]] — die private Seite von „Compute ohne Rechenzentrum"
- [[mikrotik-crs804-4ddq-400gbe-switch.md]] — Netzwerk-Ebene in Desktop-Größe
- [[nvidia-dgx-station-748gb.md]] — Speicher- und Interconnect-Architekturen im Desktop-Format
- [[../llm/ai-investment-bubble.md]] — Infrastruktur-Ausgaben als Blasenindikator (Silizium-Nachfrageseite)
- [[../llm/ai-value-migration-orchestration.md]] — Wertverschiebung in die Infrastruktur-Schicht
- [[../../decisions/ai-governance-chip-export-controls.md]] — Chips als geopolitisches Steuerinstrument
- [[../../institutions/nvidia.md]] — NVLink, DGX, Physical AI

## Quellen

- [TechTechPotato: „Using Your Older DDR4 // The Silicon Notebook E2"](https://www.youtube.com/watch?v=31_eeq3ciRA) — 52.330 Aufrufe beim Abruf am 20.09.2026, **kein Transkript** (keine `captionTracks`)
- [Rohquelle mit Metadaten, Kapitelmarken und Disclosure](../../../raw/youtube/2026-09-20_techtechpotato-silicon-notebook-e2.md)
- [More Than Moore](https://more-moore.com) — Analysefirma des Hosts
- [TechTechPotato auf YouTube](https://www.youtube.com/@TechTechPotato)
- [ServeTheHome: Astera Labs Leo 2 / Leo X](https://www.servethehome.com/astera-labs-releases-leo-2-cxl-memory-controllers-and-leo-x-controller-for-rackscale-fabric-attached-memory/) — abgerufen 20.09.2026 · [Marvell Structera](https://www.servethehome.com/everyone-reading-sth-get-excited-marvell-structera-cxl-memory-with-arm-neoverse-v2/) · [Hyperscaler nutzen CXL gegen DDR5-Knappheit](https://www.servethehome.com/hyper-scalers-are-using-cxl-to-lower-the-impact-of-ddr5-supply-constraints-marvell-arm/)
- [MemoryIndex — DDR5-Preise](https://memoryindex.io/ddr5-price), [DDR4-Preise](https://memoryindex.io/ddr4-price) (abgerufen 20.09.2026, Stand 17.09.2026) · [Methodik](https://memoryindex.io/methodology) · [TrendForce Spot-Board](https://www.trendforce.com/price/dram/dram_spot)
- [Rohquelle Preis-Snapshot](../../../raw/other/2026-09-20_dram-spotpreise-memoryindex.md)